Proficiency with Synopsys (ICC2 or FC & PrimeTime) / Cadence (Innovus & Tempus).
Execution of netlist-to-GDSII design flow, which includes tasks like floorplanning, power grid implementation, clock tree synthesis, place & route, and physical verification.
Experience in hierarchical design implementation, low-power design methodologies, achieving timing closure, conducting IR drop analysis, and crosstalk analysis.
Familiarity with TCL/Perl/Python scripting languages and design automation.
Essential experience in FinFET design, with additional experience in whole-chip integration being advantageous.
إخلاء المسؤولية: د.جوب هو مجرد منصة تربط بين الباحثين عن عمل وأصحاب العمل. ننصح المتقدمين بإجراء بحث مستقل خاص بهم في أوراق اعتماد صاحب العمل المحتمل.
نحن نحرص على ألا يتم طلب أي مدفوعات مالية من قبل عملائنا، وبالتالي فإننا ننصح بعدم مشاركة أي معلومات شخصية أو متعلقة بالحسابات المصرفية مع أي طرف ثالث. إذا كنت تشك في وقوع أي احتيال أو سوء تصرف، فيرجى التواصل معنا من خلال تعبئة النموذج الموجود على الصفحة اتصل بنا